メモリ素子のプログラミング中の電荷損失補償

专利摘要:
選択されたワード線上の選択されたメモリセルは、段階的電圧によって増分される複数のプログラミングパルスを通してプログラミングされる。首尾よいプログラム検証オペレーション後に、選択されたメモリセルのプログラミングは阻止され、一方、選択されたワード線の他のメモリセルは、プログラミングされる。別のプログラム検証オペレーションは、選択されたメモリセルに関して実施される。プログラム検証オペレーションが失敗する場合、選択されたメモリセルに結合したビット線は、段階的電圧にバイアスされ、最後のプログラミングパルスが選択されたワード線に出される。選択されたメモリセルは、その後、最後のプログラム検証オペレーションを評価することなく、さらなるプログラミングからロックされる。
公开号:JP2011513885A
申请号:JP2010548795
申请日:2009-02-17
公开日:2011-04-28
发明作者:インカーナティ，ミシェル；オルランディ，ダニーロ；サンティン，ジョバンニ；モスキアーノ，ヴィオランテ
申请人:マイクロン テクノロジー， インク．；
IPC主号:G11C16-02

专利说明:

[0001] 本発明は、一般に、メモリ素子に関し、特に、本発明は、不揮発性メモリ素子に関する。]
背景技術

[0002] メモリ素子は、通常、コンピュータまたは他の電子デバイスにおいて内部回路、半導体回路、集積回路として設けられる。ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）、およびフラッシュメモリを含む多くの異なるタイプのメモリが存在する。]
[0003] フラッシュメモリ素子は、発展して、広い範囲の電子用途について不揮発性メモリの一般的な供給源になった。フラッシュメモリ素子は、通常、高いメモリ密度、高い信頼性、および低い電力消費を可能にする１つのトランジスタメモリセルを使用する。フラッシュメモリについての一般的な使用法は、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、および携帯電話を含む。基本入力／出力システム（ＢＩＯＳ）などのプログラムコードおよびシステムデータは、通常、パーソナルコンピュータシステムで使用するために、フラッシュメモリ素子に記憶される。]
[0004] フラッシュメモリセルの典型的な従来技術のプログラミングオペレーション中に、プログラミングされる選択されたメモリセルに結合した選択されたワード線は、所定のプログラミング電圧（たとえば、約１６Ｖ）より大きい初期電圧で始動する一連の漸増する電圧プログラミングパルスでバイアスされる。プログラミングパルスは、電荷レベルを増加させ、それにより、メモリセルの浮遊ゲート上のセルの閾値電圧Ｖｔを増加させる。各プログラミングパルス後に、０Ｖのワード線電圧を用いる検証オペレーションが、実施されて、セルの閾値電圧がプログラミングされる所望のレベルまで増加したかどうかが判定される。]
[0005] プログラミングの直後に、浮遊ゲートは、イオン注入時に起こる複数の形態の電荷損失を受ける可能性があり、電荷損失は浮遊ゲートのデータ保持特性に欠陥をもたらしうる。これらは、単一ビット電荷損失、真性電荷損失、および急速電荷損失を含む。]
[0006] 単一ビット電荷損失は、電子漏洩を示す欠陥のあるメモリセルの結果である。この漏洩は、電圧または高温応力によって加速される可能性があり、劣ったデータ保持をもたらす。]
[0007] 真性電荷損失は、プログラミングパルス後の、トンネル酸化物に最も近い浮遊ゲートからの電子の即座の漏洩である。捕捉された電荷は、最初は、セルＶｔが、プログラミングされる浮遊ゲートより高く現れるようにさせる。プログラミング後のこれらの電子の漏洩は、その後、閾値電圧の１回シフトをもたらす。]
[0008] 急速電荷損失はまた、プログラミングパルス後の即座のＶｔシフトをもたらす。急速電荷損失はまた、プログラミングパルス後にトンネル酸化物層に捕捉された電子が、チャネル領域内に戻る結果である。セルは、検証オペレーションにパスすると、さらなるプログラミングから阻止され、急速電荷損失が始まる。プログラムオペレーションが終了した後に、セルが読取られると、セルは、プログラム検証オペレーション中に取得したＶｔより低いＶｔを有する。これは、所与の状態について考えられる全ての閾値電圧に対処するために、Ｖｔ分布の拡大を要求しうる。]
[0009] 図１は、ターゲットセルの付随する実際のまた理想的な最小／最大閾値電圧を有する、典型的な従来技術のプログラミングオペレーションのＶＷＬ対時間のプロットを示す。上側プロット１００は、ワード線電圧ＶＷＬとしてターゲットセルに印加される一連の徐々に増加するプログラミングパルス１０１を示す。各プログラミングパルス１０１後に、検証パルス１０２が、Ｖｖｆｙレベルで発生する。] 図１
[0010] 下側プロット１１０は、プログラミングされるターゲットセルの、結果として得られるＶｔ「分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）」を示す。図２に示すように、上のＶｔプロット１１２、１１６は、分布の最大閾値電圧であり、下のＶｔプロット１１１、１１４は、分布の最小閾値電圧である。第１のプロット１００のプログラミングパルス１０１が、ターゲットセルのコントロールゲートに印加されると、Ｖｔ１１１、１１２は、ほぼＶｔ＿ｖｆｙレベルまで増加する。このレベルになると、ターゲットセルは、検証され、さらなるプログラミングから阻止（さらなるプログラミングが禁止）される。理想的なＶｔ１１３、１１５は、Ｖｔのレベルに留まるのが示される。しかし、ターゲットセルの実際のＶｔ１１４、１１６は、最後のプログラミングパルスのほぼ直後に減少し始める。] 図２
[0011] 図２は、図１のＶｔプロットによる、プログラミングされるターゲットセルの典型的な従来技術のＶｔ分布を示す。図２では、点線２００は、理想的な分布を表し、一方、実線２０１は、実際の分布を表す。理想的な分布２００の下端２０５は、図１の理想的な下限Ｖｔプロット１１３に対応し、理想的な分布２００の上端２１０は、理想的な上限Ｖｔプロット１１５に対応する。同様に、実際の分布２０１の下端２０６は、実際の下限Ｖｔプロット１１４に対応し、実際の分布２０１の上端２０７は、実際の上限Ｖｔプロット１１６に対応する。] 図１ 図２
[0012] 理想的な分布２００の下端は、Ｖｐｇｍ＿ｖｆｙ電圧で検証される。ターゲットセルのプログラミングオペレーションおよびそれに引き続く阻止の後、分布は、ＶＱＣＬに等しい量だけ負方向にシフトし、下限Ｖｔ２０６で終わる。分布のこうしたシフトは、実際の下限Ｖｔ２０６で始まり、理想的な上限Ｖｔ２１０まで延びる拡大分布を必要とすることになる。]
[0013] 単一レベルセル（ＳＬＣ）では、Ｖｔ分布拡大は、プログラミングされるメモリセルの読取りにそれほど大きな影響を及ぼさない。しかし、複数レベルセル（ＭＬＣ）メモリセルでは、状態分布は、通常、全ての状態を低い供給電圧範囲内に納めるために、より密接した間隔である。そのため、ＭＬＣ素子でＶｔ分布を拡大することは、素子内にプログラミング可能である状態の数を減らす可能性がある。さらに、拡大したＶｔ分布は、オーバラップし、異なる状態を読取るときに誤りをもたらす可能性がある。]
発明が解決しようとする課題

[0014] 先に述べた理由で、また、本明細書を読み、理解することによって当業者に明らかになる、以下に述べる他の理由で、メモリ素子における電荷損失を低減する必要性が当技術分野に存在する。]
図面の簡単な説明

[0015] 図１は、ターゲットセルの付随する実際のまた理想的なＶｔを有する典型的な従来技術のプログラミングオペレーションのＶＷＬ対時間のプロットを示す。
急速電荷損失によって影響を受けた、図１による、典型的な従来技術のＶｔ分布を示す。
浮遊ゲートメモリ素子における急速電荷損失を示す典型的なメモリセルのＶｔ対時間のプロットである。
メモリ素子の急速電荷損失を低減するプログラミング方法の一実施形態のフローチャートを示す。
図５Ａは、時間に対するＶＷＬ、Ｖｔ、Ｖｂｌ、およびＶｐｇｍ＿ｅｆｆの複数のプロットを示す。
図５Ｂは、時間に対するＶＷＬ、Ｖｔ、Ｖｂｌ、およびＶｐｇｍ＿ｅｆｆの複数のプロットを示す。
図５Ｃは、時間に対するＶＷＬ、Ｖｔ、Ｖｂｌ、およびＶｐｇｍ＿ｅｆｆの複数のプロットを示す。
図５Ｄは、時間に対するＶＷＬ、Ｖｔ、Ｖｂｌ、およびＶｐｇｍ＿ｅｆｆの複数のプロットを示す。
急速電荷損失補償の実施形態による、プログラミングオペレーションの一実施形態の状態図を示す。
本開示の急速電荷損失の実施形態を組込みうるメモリシステムの一実施形態のブロック図を示す。] 図１ 図５Ｄ
実施例

[0016] 本発明の以下の詳細な説明では、本明細書の一部を形成し、また、本発明がそこで実施されてもよい特定の実施形態が、例として示される添付図面が参照される。図面では、類似の数字は、いくつかの図を通して実質的に同様なコンポーネントを記述する。これらの実施形態は、当業者が本発明を実施することを可能にするのに十分詳細に述べられる。他の実施形態が利用されてもよく、また、本発明の範囲から逸脱することなく、構造的変更、論理的変更、および電気的変更が行われてもよい。したがって、以下の詳細な説明は、制限的な意味で考えられるべきでなく、本発明の範囲は、添付特許請求の範囲およびその均等物によってだけ規定される。]
[0017] 図３は、典型的なメモリセルＶｔ対時間「ｔ」のプロットを示す。このプロットは、典型的な浮遊ゲート、不揮発性メモリ素子で発生する急速電荷損失（ｑｕｉｃｋ ｃｈａｒｇｅ ｌｏｓｓ）（ＱＣＬ）を示す。この図は、プログラム検証によって検出される電荷損失部分３００ならびに読取りマージンに影響を及ぼす残留電荷損失３０１を示す。] 図３
[0018] プログラミングパルスが時間ｔ＝０で終わると仮定される場合、検証オペレーションにパスするのに必要なＶｔは、Ｖｔ０に等しい。こうしたＶｔは、ＱＣＬのために、Ｖｑｃｌより低くない値まで減衰しうる。ＱＣＬ現象は、その後、ほぼｔ＝ｔ２で停止する。セルの電荷の減衰は、最後のプログラミングパルスからの経過した時間に依存する。]
[0019] メモリセルが、時間ｔ＝ｔ０でＶｔ０のＶｔを有するとして検証され、またその時点で阻止（禁止）される場合、セルは、ΔＶｔ＿ｑｃｌ＝Ｖｔ０−Ｖｑｃｌに等しい、ＱＣＬによる最大Ｖｔシフトを有しうる。時間ｔ２までプログラム検証が起こらない場合、ＱＣＬ現象が、実質的にその時点までに終了しているため、ＱＣＬによるＶｔシフトが、検出され、プログラミングアルゴリズムによって補償されうる。]
[0020] プログラム検証オペレーションが、時間ｔ＝ｔ１で実施される場合、Ｖｔ０レベルより下にＱＣＬによるＶｔシフトを受けるセルは、検証オペレーションにパスしない。これらのセルは、再びプログラミングされる。検出できない最大の負のシフトは、時間ｔ０でＶｔ＝Ｖｔ０＋（Ｖｔ０−Ｖｔ１）を有したセルに対して、Ｖｔ１−Ｖｑｃｌ＜Ｖｔ０−Ｖｑｃｌである。ｔ１を変更することによって、ＱＣＬ対時間は、ｔ１に対するプログラムアルゴリズムの終わりにおける残留分布シフトを測定することによって測定されうる。最後のプログラミングパルスとプログラム検証オペレーションとの間の一定の待ち期間を付加することは、ＱＣＬを減少させるが、メモリ性能に悪い影響を及ぼす。]
[0021] 本開示のプログラミングオペレーションは、最後の首尾よいプログラミングパルスとメモリセルの検証ロッキングとの間に１つまたは複数のさらなるプログラミングパルスを使用することによって、メモリ性能に影響を及ぼすことなく、減少したＱＣＬを提供しうる。図４は、不揮発性メモリ素子においてＱＣＬを低減するプログラミング方法の一実施形態のフローチャートを示す。] 図４
[0022] 選択されたメモリセルは、所望の状態に関連するターゲットＶｔにプログラミングされる４０１。プログラム検証オペレーションは、選択されたメモリセルに関して実施されて４０３、選択されたメモリセルがターゲットＶｔに達したかどうかが判定される４０５。ターゲットＶｔに達していない場合４０５、プログラミング／検証が繰返される。そうでなければ、メモリセルは、さらなるプログラミングから阻止される４０６。]
[0023] 一実施形態では、メモリセルに結合したビット線をＶＣＣにバイアスすることによって、メモリセルは、さらなるプログラミングから阻止される。選択されたメモリセルのコントロールゲートは、依然としてプログラミングパルスを受ける可能性があるが、阻止電圧にバイアスされたビット線は、メモリセルにわたるゲート−ドレイン電圧を減少させることによって、セルの任意のさらなるプログラミングを阻止する。]
[0024] 少なくとも１つの連続するプログラミングパルスが印加されて４０７、選択されたメモリセルが阻止されている間、ターゲットセルとして、同じワード線上の他のセル（すなわち、共通に結合されたコントロールゲートを有する他のセル）がプログラミングされる。少なくとも１つの阻止されたプログラミングパルス後、選択されたメモリセルは、再び検証される４０８。選択されたセルがターゲットＶｔより低いＶｔを有する（すなわち、ＱＣＬによって減少した）と、プログラム検証が判定する場合４０９、別のプログラミングパルスが、選択されたメモリセルのワード線（すなわち、コントロールゲート）に印加される４１０。このプログラミングオペレーションは、選択されたメモリセルの最初の（第１の）プログラミングより遅いレートで実施される。]
[0025] 一実施形態では、最後のプログラミングパルスの遅いプログラミングレートは、ビット線バイアスによって達成される。選択されたメモリセルに結合したビット線は、阻止供給電圧（ＶＣＣ）とグラウンド電位との間の電圧にバイアスされうる。たとえば、通常のプログラミングオペレーション中に使用される０Ｖビット線バイアスの代わりに、ΔＶｐｇｍ電圧が使用されうる。ΔＶｐｇｍ電圧は、メモリセルチャネルとコントロールゲートとの間のΔＶｐｇｍの電圧差を確立する。]
[0026] ΔＶｐｇｍ電圧は、図５Ａに示すように、連続する徐々に増加するプログラミングパルス間の段階的電圧である。高いビット線バイアス無しで、選択されたメモリセルのコントロールゲートは、最後の阻止されないプログラミングパルス以来、少なくとも２つの徐々に増加するプログラミングパルスが発生したため、前のプログラミングパルスより２＊ΔＶｐｇｍだけ大きいプログラミングパルスにさらされることになる。Ｖｐｇｍビット線バイアスは、オーバープログラミング（すなわち、ターゲットＶｔをオーバーシュートすること）を回避するため、選択されたメモリセルのプログラミングを遅くする。]
[0027] 遅いプログラミングレートを使用するプログラミングパルスの後、プログラム検証オペレーションが実施され４１２、選択されたメモリセルは、さらなるプログラミングから明確に阻止される（すなわち、ロックされる）４１１。消去オペレーションだけがプログラムロックを解除しうる。各プログラミングパルス後に、検証オペレーションが自動的に実施されても４１２、この場合、ロックオペレーションは、プログラム検証の評価無しで実施される。プログラミングされるメモリセルが全て、さらなるプログラミングに対して完全にロックされた後、プログラミング方法は終了する。]
[0028] 選択されたメモリセルがターゲットＶｔに達した場合４０９、プログラム検証評価無しのロックが実施される４１１。プログラミングされるメモリセルが全てロックされると、プログラミング方法は終了した。一実施形態では、プログラミングされている最後のメモリセルの最初の（第１の）検証パスの後、さらなるダミープログラミングパルスが使用される。]
[0029] 図５Ａ〜５Ｄは、ワード線電圧（ＶＷＬ）対時間（図５Ａ）、閾値電圧（Ｖｔ）対時間、ビット線電圧（Ｖｂｌ）対時間、およびプログラム有効電圧（Ｖｐｇｍ＿ｅｆｆ）対時間の一組の関連するプロットを示す。Ｖｐｇｍ＿ｅｆｆ電圧は、メモリセルのゲートとチャネル領域との間の電圧差、したがって、選択されたセルをプログラミングするために印加される有効電圧である。]
[0030] 図５Ａ〜５Ｄのプロットは、プログラミングパルスの効果および選択されたメモリセルのプログラミングに関する阻止電圧を示すために、実質的に同じ時点は、図示信号の全ての間で整列するように配列される。]
[0031] 図５Ａは、１つまたは複数の選択されたセルをプログラミングするために、選択されたワード線（すなわち、コントロールゲート）に印加される一連の徐々に増加するプログラミングパルスを示す。一連のプログラミングパルスは、最小プログラミング電圧（たとえば、１５Ｖ）で始まり、最大プログラミング電圧（たとえば、２０Ｖ）まで、ΔＶｐｇｍの段階的電圧だけ、前のプログラミングパルスから増加する。一実施形態では、ΔＶｐｇｍは０．５Ｖである。代替の実施形態は、他の段階的電圧を使用しうる。]
[0032] 各プログラミングパルス後、プログラム検証パルスが、Ｖｖｆｙ電圧でワード線（すなわち、コントロールゲート）に印加される。この電圧は、選択されたメモリセル（複数可）をターンオンして、選択されたセルがターゲットＶｔにプログラミングされたかどうかが判定される。プログラム検証オペレーションは、プログラミングされる各メモリセルをターンオンすること、および、選択されたメモリセルに結合したビット線上の結果として得られる電流を参照電流と比較することを含む。結果として得られる電流が参照電流以上である場合、ターゲットＶｔに達している。]
[0033] 検証オペレーションがパスする最初の検証パルス５１０は、Ｖｖｔ＿ｖｆｙ電圧閾値を超える図５ＢのＶｔに整列するものとして示される。これは、メモリセルが、それを超えるとそのターゲットＶｔにプログラミングされると考えられる閾値である。この時点で、図５Ｃは、全プログラミングプロセスの間、０ＶであったＶｂｌが、選択されたメモリセルのさらなるプログラミングを阻止するために、今やＶＣＣであることを示す。図５Ｄは、メモリセル上のプログラム有効電圧が、各プログラミングパルスの結果としてΔＶｐｇｍだけ増加することを示す。しかし、選択されたメモリセルのさらなるプログラミングを阻止するために、Ｖｂｌ電圧がＶＣＣまで増加すると、プログラム有効電圧は、阻止期間５２０の間、０Ｖである。] 図５Ｄ
[0034] 図５Ｂは、さらに、検証オペレーションのパス５１０後に、Ｖｔが、先に述べたように急速電荷損失のために減衰し始めることを示す。プログラム検証のパス５１０に追従する１つのプログラミングパルス５０５が示される。代替の実施形態は、さらなるプログラミングパルスを使用してもよい。これらのプログラミングパルスは、プログラミングされる選択されたメモリセルと同じ選択されたワード線上の他のメモリセル（すなわち、共通に結合されたコントロールゲートを有するメモリセル）に印加される。しかし、Ｖｂｌが阻止電圧（たとえば、ＶＣＣ）にあるため、選択されたメモリセルは、図５Ｄに示すように影響を受けない。] 図５Ｄ
[0035] 別の検証オペレーション５１１は、その後、電荷損失の程度を判定するために実施される。図５Ｂは、ＶｔがＶｔ＿ｖｆｙ閾値より小さくなるよう戻ったため、この検証オペレーションを失敗として示す。この場合、図５Ｃに見られるように、ＶｂｌがΔＶｐｇｍ電圧まで減少すると同時に、別のプログラミングパルスが、選択されたメモリセルに出される。図５Ｄは、メモリセルが、最後のプログラミングパルス５３０よりΔＶｐｇｍ大きいプログラミング電圧パルス５３１にさらされ、それにより、メモリセルがターゲットＶｔを超えたことを示す。] 図５Ｄ
[0036] 図５Ａは、別の検証オペレーション５０１が、その後実施されることを示す。この検証５０１は評価されず、選択されたメモリセルは、ＶＣＣに戻るようにＶｂｌを増加させることによって、さらなるプログラミングからロックされる。図５Ｄは、図５Ａの残りのプログラミングパルスが無視され、選択されたメモリセルがさらなるプログラミングから阻止されることを示す。図５Ｂは、Ｖｔが再び電荷損失を受けるが、Ｖｔは、前の首尾よいプログラミングより高い電圧から始まったことを示し、したがって、最終結果は、プログラミングされたメモリセルがターゲットＶｔ以上のＶｔを有することになる。このプログラミングは、他のメモリセルをプログラミングするために特別なプログラミングパルス５００を使用している間に達成されるため、メモリ性能は影響を受けない。] 図５Ｄ
[0037] 図６は、図４および５Ａ〜５Ｄに示すプログラミング方法の一実施形態の状態図を示す。プロセスは、Ｖｔがターゲット値より低いプログラミング状態６００で始まる。この状態６００では、選択されたメモリセルは、プログラミングパルスを受信しており、プログラム検証（ＰＶ）オペレーションが起こっている。この状態では、ビット線は、０Ｖにセットされ、Ｖｔシフトは、Ｖｐｇｍの段階的電圧に等しい。ＰＶが失敗する間、状態は、プログラミング状態６００として留まる。ＰＶが、初めてＶｔターゲット値にパスした後、状態は阻止状態６０１に移動する。] 図４ 図６
[0038] 阻止状態６０１にある間、ビット線は、ＶＣＣにバイアスされ、選択されたメモリセルに接続されるワード線は、少なくとも１つのさらなるプログラミングパルスを受信している。この状態のＶｔは、ビット線に接続されたメモリセルの一連のストリングが阻止されるため、０Ｖに留まる。しかし、この阻止は、必ずしも永久的でない。]
[0039] ビット線が阻止されている間に発生するさらなるプログラミングパルス後に、別のプログラミング検証オペレーションが実施される。この検証がやはりパスする場合、状態は、ロックされた状態６０５に移動する。急速電荷損失がターゲットＶｔより低くＶｔをシフトさせないほど十分に高いＶｔに、選択されたメモリセルがプログラミングされた場合、検証オペレーションがパスすることになる。急速電荷損失がＶｔを閾値より小さくシフトさせるのに十分でなかった場合、Ｖｔはまた、パスするのに十分に高いままでありうる。]
[0040] 阻止状態６０１で実施されるプログラミング検証オペレーションが失敗する場合、状態は、バイアスΔＶｐｇｍ状態６０３に移動する。この状態に達するために、選択されたメモリセルは、プログラム状態６００にある間に前の検証オペレーションにパスしたが、阻止状態６０１にある間に検証オペレーションに失敗した。ΔＶｐｇｍ状態にある間、ビット線は、Ｖｐｇｍの段階的電圧（すなわち、ΔＶｐｇｍ）にバイアスされる。同様に、この状態６０３では、Ｖｔは、ΔＶｐｇｍだけ増分する。プログラム検証オペレーションが失敗している間、状態は、バイアスΔＶｐｇｍ状態６０３として留まる。プログラム検証オペレーションがパスすると、プログラミング方法は、ロックされた状態６０５に移動する。]
[0041] ロックされた状態６０５にある間、選択されたワード線上の選択されたメモリセルのさらなるプログラミングを阻止するために、ビット線がＶＣＣにバイアスされる。したがって、どれだけ多くのプログラミングパルスが出されても、Ｖｔシフトは０である。選択されたメモリセルは、選択されたセルがその一部であるメモリブロックが消去されるまで、ロックされた状態６０５に留まる。]
[0042] 上述した実施形態は、任意のビット密度でプログラミング可能である、フラッシュメモリ素子などの不揮発性メモリ素子で実施されうる。たとえば、メモリ素子は、単一ビット（すなわち、論理「１」または論理「０」）を記憶する単一レベルセル（ＳＬＣ）ＮＡＮＤフラッシュメモリアレイ、複数ビット（すなわち、論理「１０」）を記憶する複数レベルセル（ＭＬＣ）ＮＡＮＤフラッシュメモリアレイであってよく、または、メモリアレイは、ＳＬＣメモリセルとＭＬＣメモリセルの組合せを有しうる。]
[0043] 図７は、メモリ素子の機能ブロック図である。メモリ素子７００は、外部プロセッサ７１０に結合される。プロセッサ７１０は、マイクロプロセッサまたはある他のタイプの制御回路要素であってよい。メモリ素子７００およびプロセッサ７１０は、メモリシステム７２０の一部を形成する。メモリ素子７００は、本発明を理解するときに役立つメモリの特徴に的を絞るために簡略化された。] 図７
[0044] メモリ素子７００は、不揮発性メモリセルのアレイ７３０を含む。メモリアレイ７３０は、ワード線の行とビット線の列のバンクで配列される。一実施形態では、メモリアレイ７３０の列は、メモリセルの一連のストリングを含む。当技術分野でよく知られているように、ビット線に対するセルの接続は、アレイが、ＮＡＮＤアーキテクチャであるか、ＡＮＤアーキテクチャであるか、ＮＯＲアーキテクチャであるかを決定する。]
[0045] アドレスバッファ回路要素７４０は、Ｉ／Ｏ回路要素７６０を通して供給されるアドレス信号をラッチするために設けられる。アドレス信号は、メモリアレイ７３０にアクセスするために、行デコーダ７４４および列デコーダ７４６によって受信され、復号される。アドレス入力接続の数が、メモリアレイ７３０の密度およびアーキテクチャに依存することが本説明の利益を受ける当業者によって理解されるであろう。すなわち、アドレスの数は、メモリセルカウントの増加とバンクとブロックカウントの増加の両方と共に増加する。]
[0046] メモリ素子７００は、センス増幅器回路要素７５０を使用してメモリアレイ列の電圧または電流変化を検知することによって、メモリアレイ７３０内のデータを読取る。センス増幅器回路要素７５０は、一実施形態では、メモリアレイ７３０からある行のデータを読取りラッチするために結合される。データ入力および出力バッファ回路要素７６０は、コントローラ７１０との複数のデータ接続７６２を通じた双方向通信ならびにアドレス通信のために含まれる。書込み回路要素７５５は、メモリアレイにデータを書込むために設けられる。]
[0047] メモリコントロール回路要素７７０は、プロセッサ７１０からのコントロール接続７７２上に供給される信号を復号する。これらの信号が使用されて、データ読み出し、データ書込み（プログラム）、および消去オペレーションを含む、メモリアレイ７３０に関するオペレーションが制御される。メモリコントローラ回路要素７７０は、メモリコントロール信号を生成するための、状態機械、シーケンサ、またはある他のタイプのコントローラであってよい。一実施形態では、メモリコントロール回路要素７７０は、急速電荷損失を補償するために、本実施形態のプログラミング方法を実行するように構成される。]
[0048] 図７に示すフラッシュメモリ素子は、メモリの特徴の基本的な理解を容易にするために簡略化された。フラッシュメモリの内部回路要素および機能のより詳細な理解は、当業者に知られている。] 図７
[0049] 要約すると、１つまたは複数の実施形態は、プログラミングオペレーション中にメモリ素子における急速電荷損失の補償を提供する。１つのこうした実施形態では、ターゲットメモリセルは、首尾よいプログラム検証オペレーション後、少なくとも１つのさらなるプログラミングパルスが出されている間、阻止される。プログラム検証オペレーションは、その後、ターゲットメモリセルに関して実施される。ターゲットメモリセルが検証オペレーションに失敗する場合、ターゲットセルに結合したビット線が、最後のプログラミングパルスの間、ΔＶｐｇｍにバイアスされる。ビット線のΔＶｐｇｍバイアシングは、プログラミング中のターゲットセルＶｔの移動を示す。代替の実施形態は、ターゲットメモリセルのプログラミングを、初期プログラミングより遅いレートまで遅くさせる他の方法を使用しうる。ターゲットセルは、その後、ビット線をＶＣＣにバイアスすることによって、さらなるプログラミングからロックされる。]
[0050] 特定の実施形態が、本明細書で示され述べられたが、同じ目的を達成するために計画される任意の配置構成が、示す特定の実施形態と置換えられてもよいことが当業者によって理解されるであろう。本発明の多くの適応形態が当業者に明らかになるであろう。したがって、本出願は、本発明の任意の適応形態または変形形態を包含することが意図される。本発明が、添付特許請求の範囲およびその均等物によってだけ制限されることが明示的に意図される。]

权利要求:

請求項1
メモリ素子における急速電荷損失補償のための方法であって、選択されたワード線に結合した前記選択されたメモリセルを、前記選択されたメモリセルが第１のプログラム検証オペレーションにパスするまで、プログラミングパルスでバイアスすること、前記選択されたメモリセルに結合したビット線が、前記選択されたメモリセルのプログラミングを遅くするためにバイアスされている間に、前記第１のプログラム検証オペレーションに続く第２のプログラム検証オペレーションに、前記選択されたメモリセルが失敗することに応答して、前記選択されたメモリセルをさらなるプログラミングパルスでバイアスすること、および、最後のプログラミングパルスに応答して、第３のプログラム検証オペレーションを評価することなく、前記ビット線を阻止電圧にバイアスすることを含む方法。
請求項2
前記選択されたワード線に結合された他のメモリセルが、さらなるプログラミングパルスでバイアスされている間、前記第１のプログラム検証オペレーションと前記第２のプログラム検証オペレーションとの間で、前記選択されたメモリセルのプログラミングを阻止することをさらに含む請求項１に記載の方法。
請求項3
評価することなく前記ビット線を前記阻止電圧にバイアスすることは、後続の消去オペレーションが実施されるまで、前記選択されたメモリセルのプログラミングを阻止することを含む請求項１に記載の方法。
請求項4
前記選択されたメモリセルをプログラミングパルスでバイアスすることは、それぞれの後続のパルスが、先行するパルスに比べてΔＶｐｇｍの段階的電圧だけ増加するように、複数の徐々に増加するパルスで前記選択されたワード線をバイアスすることを含む請求項１に記載の方法。
請求項5
前記ビット線は、前記選択されたメモリセルのプログラミングを遅くするようΔＶｐｇｍにバイアスされる請求項４に記載の方法。
請求項6
選択されたワード線に結合する選択されたメモリセルを、第１のプログラミングレートでプログラミングすること、前記プログラミング中に、前記選択されたメモリセルが第１のプログラム検証オペレーションにパスすることに応答して、前記選択されたメモリセルのプログラミングを阻止すること、前記選択されたメモリセルが阻止されている間、前記選択されたワード線に結合したさらなるメモリセルをプログラミングし続けること、前記第１のプログラム検証オペレーション後に、前記選択されたメモリセルに関して第２のプログラム検証オペレーションを実施すること、および、前記第２のプログラム検証オペレーションに失敗することに応答して、第２のプログラミングレートで前記選択されたメモリセルをプログラミングすることをさらに含む請求項１に記載の方法。
請求項7
前記第２のプログラミングレートは、前記第１のプログラミングレートより遅い請求項６に記載の方法。
請求項8
前記第２のプログラミングレートは、前記選択されたメモリセルに結合したビット線のバイアシングに応答して決定される請求項６に記載の方法。
請求項9
各プログラム検証オペレーションは、検証パルスを含む請求項６に記載の方法。
請求項10
最後のプログラム検証オペレーションを実施することをさらに含み、前記最後のプログラム検証オペレーションは評価されない請求項６に記載の方法。
請求項11
複数のプログラミングパルスで前記選択されたワード線をバイアスしている間、前記選択されたメモリセルに結合したビット線を０Ｖにバイアスすることをさらに含む請求項６に記載の方法。
請求項12
前記複数のプログラミングパルスは、複数のビットで前記選択されたメモリセルをプログラミングする請求項１１に記載の方法。
請求項13
前記選択されたメモリセルのプログラミングを阻止することは、後続の消去オペレーションが実施されるまで、前記ビット線をＶＣＣにバイアスすることを含む請求項６に記載の方法。
請求項14
不揮発性メモリ素子であって、ワード線およびビット線に結合した複数のメモリセルを備えるメモリアレイと、前記メモリアレイのオペレーションを制御するために前記メモリアレイに結合されたメモリコントローラであって、前記メモリコントローラは、選択されたワード線上の選択されたメモリセルのプログラミングオペレーションを実行するように構成され、前記プログラミングオペレーションは、前記選択されたメモリセルが第１のプログラム検証オペレーションにパスするまで徐々に増加するプログラミングパルスによる前記選択されたワード線のバイアスと、前記選択されたメモリセルがプログラム阻止されている間の、少なくとも１つのプログラミングパルスによる前記選択されたワード線のバイアスと、前記選択されたメモリセルに結合したビット線が、グラウンド電位より大きい電圧でバイアスされている間に、前記選択されたメモリセルが第２のプログラム検証オペレーションに失敗するときの、最後のプログラミングパルスによる前記選択されたメモリセルのバイアスと、前記最後のプログラミングパルス後の、第３のプログラム検証オペレーションを評価しない状態での、阻止電圧における前記ビット線のバイアスとを含むメモリコントローラ、を含む不揮発性メモリ素子。
請求項15
前記素子はＮＡＮＤフラッシュメモリ素子である請求項１４に記載のメモリ素子。
請求項16
前記複数のメモリセルは、複数レベルセル、単一レベルセル、または複数レベルセルと単一レベルセルの組合せであるように構成される請求項１４に記載のメモリ素子。
請求項17
メモリシステムであって、前記メモリシステムのオペレーションを制御し、メモリ信号を生成するプロセッサと、前記プロセッサに結合し、前記メモリ信号に応答して動作する不揮発性メモリ素子であって、ワード線およびビット線に結合した複数のメモリセルを含むメモリアレイと、前記メモリアレイのオペレーションを制御するために前記メモリアレイに結合されたメモリコントローラであって、選択されたメモリセルが第１のプログラム検証オペレーションにパスするまで、以前のプログラミングパルスから段階的電圧だけ増加するプログラミングパルスで、選択されたワード線をバイアスし、前記選択されたワード線を少なくとも１つのプログラミングパルスでバイアスし続けながら、前記選択されたメモリセルのプログラミングを阻止し、前記選択されたメモリセルに結合したビット線が前記段階的電圧でバイアスされている間に、前記選択されたメモリセルが前記第１のプログラム検証オペレーションに続く第２のプログラム検証オペレーションに失敗するとき、最後のプログラミングパルスで前記選択されたワード線をバイアスするように構成され、前記ビット線は、前記最後のプログラミングパルス後、第３のプログラム検証オペレーションを評価することなく、阻止電圧にバイアスされるメモリコントローラ、を含むメモリ素子、を含むメモリシステム。
請求項18
前記不揮発性メモリ素子は、ＮＡＮＤフラッシュメモリ素子またはＮＯＲフラッシュメモリ素子の一方である請求項１７に記載のシステム。
請求項19
前記メモリアレイは、単一レベルメモリセルと複数レベルメモリセルの両方の組合せを含む請求項１７に記載のシステム。